Desarrollando con Vitis HLS - Sesión 1 - Introducción.
¿Qué es Vitis HLS? Vitis HLS es un poderosa herramienta utilizada para sintetizar una función escrita en lenguaje C/C++ en código RTL. El cual por definición puede ser implementado en una región PL disponible en arquitecturas de hardware reconfigurable como las Versal ACAP, ZYNQ, MPSoC o Xilinx FPGA. Esta herramienta viene incluida en el instalador del software Vivado de Xilinx y permite la escritura, depuración del lenguaje C/C++, síntesis y simulación tanto en la etapa del programa C/C++ como en el resultado de la síntesis garantizando una evaluación previa al proceso de la creación del componente. El resultado final es un Ip Core escrito en código verilog o VHDL según se ajuste en la configuración de "EXPORT RTL" cuyas entradas y salidas están definidas por las variables que representan los parámetros de la función denominada "Top Function" las cuales se convertirán entradas/salidas en función de como sean declaradas. Además, al momento de la síntesis, el hardw...